跳频速度与频率稳定度决定抗干扰上限
快速跳频体制下，系统在多个频点之间按图案快速切换，使干扰方难以跟踪。可实现的跳速受限于频率合成器的落频与稳定时间，而频率规划的自由度则取决于 LO 步长：步长越细，可用频点越多、跳频图案越难被预测。
QX9361 集成小数 N 分频 PLL、全片上 VCO 与可编程环路滤波器，最大 LO 步长 2.4Hz，频综晶体支持 20MHz ~ 320MHz，为精细的频率规划提供了基础。
Telemetry & Data Link
QX9361 测控通信 / 数据链射频收发器：2.4Hz LO 步长、90dB 功率控制，Pin-to-Pin 兼容 AD9361
一句话方案概述
测控通信、数据链与通信电台的核心诉求是「跳得快、切得准、控得细」：跳频速度取决于频率合成器的 LO 步长，收发切换取决于使能状态机的时序余量，功率控制精度则决定链路自适应与抗截获能力。QX9361 集成小数 N 分频 PLL 与全片上 VCO，最大 LO 步长 2.4Hz；功率控制范围 90dB、步进 0.25dB；TX 监控器动态范围 ≥66dB、精度 1dB；TDD 总线周转时间 2×tCP，ENSM 的 TXNRX 建立至 ENABLE 最小 0ns。100% Pin-to-Pin 兼容 AD9361，电台板无需改板。
2.4Hz最大 LO 步长小数 N 分频 PLL · 全片上 VCO
90dB / 0.25dB功率控制范围 / 步进TX 监控器 ≥66dB、精度 1dB
2×tCPTDD 总线周转时间SPI_CLK 周期 ≥20ns
Requirements
测控通信与数据链对射频前端的真实要求
测控、数据链与通信电台共用一套底层诉求：在强干扰与高速机动条件下，把频率、增益、收发方向在毫秒甚至微秒尺度上调度准确。
TDD 半双工的周转时间直接吃掉吞吐与保护间隔
测控与数据链多为 TDD 半双工：收发切换期间总线需要周转，这段周转时间必须计入帧结构与保护间隔。周转时间越长，可用于有效传输的时隙越短，或者需要留出更大的保护间隔。
QX9361 的 TDD 总线周转时间（RX 前 tRPRE 与 RX 后 tRPST）为 2×tCP，ENSM 在 TDD 模式下 TXNRX 建立至 ENABLE 的最小时间 tTXNRXSU 为 0ns，为快速收发切换留出了时序余量。
功率控制精度决定链路自适应与抗截获能力
通信电台需要根据信道条件与距离动态调整发射功率：动态范围决定能覆盖多大的路径损耗变化，步进决定功率调整的平滑程度。步进过粗会造成链路时好时坏，也会让发射功率超出必要值而增加被侦测概率。
QX9361 的发射功率控制范围达 90dB、步进 0.25dB；TX 监控器动态范围 ≥66dB、精度 1dB，可支撑发射功率的闭环监测与链路自适应。
灵敏度、线性度与发射频谱纯净度缺一不可
接收侧要在强信号邻近的条件下仍然收到弱信号，因此需要低噪声系数、足够的动态范围与快速 AGC；QX9361 噪声系数为 2.5dB@800MHz、3dB@2400MHz，最大接收增益 68~75dB@800M，并提供每通道独立 RSSI 用于干扰判断。
发射侧则要保证频谱纯净度：EVM ≤ −40dB@800MHz、本底噪声 ≤ −157dBm/Hz，避免邻道干扰与电磁兼容问题；功率控制范围与步进则用于把发射功率控制在必要的最小值。
Capability
QX9361 在测控通信与数据链场景下的对应能力
以下为 QX9361 的官方规格，按跳频、收发切换、功率控制与接口时序四类关注点重新组织，便于直接进入时序预算。
跳频与频率合成
- 频率合成小数 N 分频 PLL
- VCO 与环路滤波器全片上 · 可编程
- 最大 LO 步长2.4Hz
- 频综晶体20MHz ~ 320MHz
- 接收工作频率70MHz ~ 6.0GHz
- 发射中心频率46.875MHz ~ 6000MHz
- 可调谐通道带宽200kHz ~ 56MHz
- 积分相位噪声 @800M0.11 ~ 0.3°rms
收发切换与使能状态机（ENSM）时序
| 时序参数 | 符号 | 最小值 | 最大值 | 单位 | 适用模式 |
|---|---|---|---|---|---|
| 使能状态机（ENSM）时序 | |||||
| TXNRX 建立至 ENABLE | tTXNRXSU | 0 | — | ns | TDD ENSM 模式 |
| 总线周转时间 RX 前 | tRPRE | 2 × tCP | — | ns | TDD 模式 |
| 总线周转时间 RX 后 | tRPST | 2 × tCP | — | ns | TDD 模式 |
| SPI 控制接口时序 | |||||
| SPI_CLK 周期 | tCP | 20 | — | ns | — |
| SPI_CLK 脉冲宽度 | tMP | 9 | — | ns | — |
| SPI_ENB 建立至第一 SPI_CLK 上升沿 | tSC | 1 | — | ns | — |
| 最后 SPI_CLK 下降沿至 SPI_ENB 保持 | tHC | 0 | — | ns | — |
| SPI_DI 数字输入建立至 SPI_CLK | tS | 2 | — | ns | — |
| SPI_DI 数据输入保持至 SPI_CLK | tH | 1 | — | ns | — |
| SPI_CLK 上升沿至输出数据延迟（4 线模式） | tCO | 3 | 8 | ns | — |
时序数据摘要自 QX9361 产品使用手册 V1.2 表 5-2，完整图表与 LVDS／CMOS 数据端口时序见技术参数页。手册另注明：脉冲模式下 ENABLE 与 TXNRX 的最小脉冲宽度必须为一个 FB_CLK 周期；FB_CLK 必须与 DATA_CLK 具有相同的频率和占空比。
功率控制与发射监测
- 功率控制范围90dB
- 功率控制步进0.25dB
- TX 监控器动态范围≥66dB
- TX 监控器精度1dB
- 最大输出功率（单音）@800M7 ~ 8.7dBm
- 最大输出功率（单音）@2600M4 ~ 6.5dBm
- 最大输出功率（单音）@5500M1.5 ~ 4dBm
接收链路与频谱质量
- 噪声系数2.5dB@800MHz
- 噪声系数3dB@2400MHz
- 最大接收增益 @800M68 ~ 75dB
- 最大接收增益 @2600M65 ~ 72dB
- 增益控制手动 + 自动 AGC
- 信号强度指示每通道独立 RSSI
- 发射 EVM≤ −40dB@800MHz
- 发射本底噪声≤ −157dBm/Hz
跳频场景下 ENSM 该用哪种控制方式
手册明确：ENSM 有 SPI 控制与引脚控制两种方法。SPI 控制与 DATA_CLK 异步（SPI_CLK 可来自完全不同的参考时钟），当不需要对频率合成器进行实时控制时，推荐采用 SPI 控制。需要实时控制时，则建议采用 ENABLE 与 TXNRX 引脚的引脚控制方法：这两个引脚允许对当前状态进行实时控制，TDD 与 FDD 模式均由相应 SPI 寄存器配置决定。对快速跳频电台而言，这一选择直接影响可实现的跳速。
Measured Difference
与 AD9361 的实测差异在测控与数据链场景下意味着什么
在 TA=25°C、VDDx=1.3V、VDD_INTERFACE=2.5V、VDD_GPO=3.3V 的同等条件下，QX9361 与 AD9361 共对比 55 项收发参数：12 项优于、35 项一致、8 项略差。以下是与跳频电台、数据链最相关的几项。
800MHz 最大接收增益 74.2dB 对 73.4dB
高出 0.8dB。测控链路的距离余量可直接受益；配合手动增益与自动 AGC，也便于在强干扰时快速压低增益避免阻塞。
优于 AD9361800MHz 积分相位噪声 0.14°rms 对 0.15°rms
本振相噪略低，有利于跳频合成器在跳频图案中的相位一致性，以及数据链高阶调制的 EVM 余量。
优于 AD9361发射本振泄露 @40dB Att：−38 / −39 / −39dBc 对 −47 / −48 / −49dBc
TDD 收发同频的跳频电台中，这是最需要留意的一项：大衰减档位下泄露高约 9~10dB，会抬升发射期间的邻道底噪，挤占接收灵敏度。建议：避免在 40dB 衰减档工作，改用 0dB Att 档（该项两者一致）；启用片内载波泄漏校准并多次校准；在帧结构中合理安排收发切换时序与保护间隔。
略差，已附规避建议800MHz 镜像抑制 55dBc 对 60dBc
低 5dB。宽带数据链下镜像频段干扰更容易落入带内。建议：启用基带正交校正（QEC）并多次校准；对镜像敏感的系统在前端加入镜像抑制滤波；可通过寄存器微调校准参数。
略差，已附规避建议输入三阶交调：800MHz −18.5 对 −17dBm；2600MHz −17.2 对 −15dBm
低 1.5~2.2dB。抗干扰是测控与数据链的核心诉求，互调余量略小意味着强干扰共存时的裕度更紧。建议：前端增加声表／腔体滤波器抑制带外强信号；控制接收链路增益分配，避免末级 LNA 过早压缩。
略差，已附规避建议800MHz 射频口本振泄露 −118dBm 对 −122dBm
高 4dB，绝对量级已很低，对多数电台系统影响可忽略；在极高灵敏度接收或极近距离同频共存时需关注。建议：提高收发隔离度、优化射频端口匹配，必要时在天线口增加滤波。
略差，影响可控完整 55 项逐项对照（含全部略差项与规避建议）见 QX9361 对比 AD9361 实测数据。
Replacement & Layout
替换与集成要点
硬件不用改板，但跳频与收发切换的时序余量、以及功率控制的精度，最终都由板级与电源设计决定。以下要点来自官方手册。
宽温域必须确认寄存器差异
工作环境温度 −40℃ ~ 85℃ 时，可直接使用国外 AD9361 的 API 控制 QX9361；−55℃ ~ 125℃ 时，建议将寄存器 0x250 及 0x290 改为 0x30（AD9361 该值为 0x70）。测控与车载、舰载电台常落在宽温域，请在定型前完成验证。
本振用低噪声 LDO，并就近去耦
芯片内部集成两个 RF PLL 作为本振，应采用低噪声 LDO 供电并充分去耦，去耦电容放在尽可能靠近电源引脚处。电源电压冲击较大时甚至会引起芯片内部锁相环失锁——对需要连续跳频的电台而言，失锁会直接造成通信中断。
数据端口与时钟／帧信号严格等长
收发数据端口为 CMOS／LVDS 模式，对时序匹配有严格要求。P0、P1 数据端口与 DATA_CLK、FB_CLK、RX_FRAME、TX_FRAME 的传输路径必须严格等长，确保收发数据正确采样。FB_CLK 必须与 DATA_CLK 具有相同的频率和占空比。
TX / RX 分区布局，严禁交叉
TX 和 RX 应分开布局以保证收发隔离度，严禁交叉布局。TDD 跳频电台收发同频工作，发射泄漏是接收灵敏度最直接的威胁。
射频走线不得用过孔，巴伦贴近芯片
射频走线应实现良好的阻抗匹配及信号质量，不得使用过孔；射频巴伦应尽量贴近芯片端，保证射频传输线的单端部分路径最短，否则会影响发射功率和接收增益。
发射端口外部馈电电感 ≤75mA
射频发射端口应采用外部馈电电感上拉至 1.3V 电源，电感上的最大直流为 75mA；应选择寄生电阻较低的电感以保证最小电压降，获得最优的发射功率与 OIP3 特性。
C4 管脚必须接地
C4 管脚必须接地以保证电路正常工作。引脚表中 C4 标注为 TEST/ENABLE（测试输入），正常工作时接地。
参考地平面连续并延伸至板边
信号线参考地必须连续、不得出现断点，参考地平面须延伸至 PCB 边缘，以保证射频接口的信号完整性。
-
申请样品
提供跳频体制、跳速要求与功率控制需求，原厂按测控／数据链场景给出替换与配置建议。
-
焊上 QX9361，不用改板
100% Pin-to-Pin 兼容 AD9361，电台与数据链终端 PCB 无需改动，外围电路沿用原有设计。
-
上电开机，驱动不变
−40℃ ~ 85℃ 直接沿用国外 AD9361 的 API；宽温域按手册调整
0x250与0x290。
FAQ
测控通信 / 数据链选型常见问题
QX9361 的跳频能力由哪些指标决定？
主要由三部分决定：一是频率合成器的 LO 步长——QX9361 集成小数 N 分频 PLL、全片上 VCO 与可编程环路滤波器，最大 LO 步长 2.4Hz；二是本振的频率基准，频综晶体支持 20MHz ~ 320MHz；三是控制接口——QX9361 提供标准四线 SPI 加 4 个实时 I/O 控制引脚，需要实时控制时建议使用 ENABLE 与 TXNRX 引脚控制方法。
TDD 收发切换的时序余量有多少？
在 TDD ENSM 模式下，TXNRX 建立至 ENABLE 的最小时间 tTXNRXSU 为 0ns；TDD 模式下总线周转时间 RX 前 tRPRE 与 RX 后 tRPST 均为 2×tCP。ENSM 支持 SPI 控制与引脚控制两种方式；脉冲模式下 ENABLE 与 TXNRX 的最小脉冲宽度必须为一个 FB_CLK 周期。
功率控制精度能到什么水平？
QX9361 发射端功率控制范围为 90dB，功率控制步进为 0.25dB；TX 监控器动态范围 ≥66dB、精度 1dB，可支撑发射功率的闭环监测与链路自适应。
控制接口和数字接口的时序要求是什么？
QX9361 采用标准四线 SPI 加 4 个实时 I/O 控制引脚，SPI_CLK 周期 tCP 最小 20ns（脉冲宽度 tMP 最小 9ns）。数字接口支持 CMOS 与 LVDS，数据端口可配置单端口／双端口、单数据速率／双数据速率；FB_CLK 必须与 DATA_CLK 具有相同的频率和占空比。完整时序见技术参数页。
跳频电台最需要留意哪一项实测差异？
发射本振泄露 @40dB Att：800MHz／2600MHz／5500MHz 分别为 −38／−39／−39dBc，对 AD9361 的 −47／−48／−49dBc，高约 9~10dB。TDD 收发同频时泄露会抬升接收底噪，建议避免在 40dB 衰减档工作、改用 0dB Att 档（该项两者一致），并启用片内载波泄漏校准、多次校准。
宽温域军用车载环境如何使用？
工作环境温度 Tc 为 −55℃ ~ 125℃。其中 −40℃ ~ 85℃ 可直接使用国外 AD9361 的 API 控制 QX9361；−55℃ ~ 125℃ 建议将寄存器 0x250 及 0x290 改为 0x30（AD9361 该值为 0x70），以获得更佳性能。详见 应用注意事项。
参考依据：ADI AD9361 官方产品页（对标器件的官方规格与引脚定义）、Schema.org Product（本页结构化数据的产品类型定义）、Schema.org TechArticle（技术文章类型定义）、llmstxt.org（面向大模型的内容索引约定）。
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